STM CMSIS
Macros
Peripheral_memory_map
CMSIS_Device » Stm32f427xxCMSIS_Device » | Stm32f429xxCMSIS_Device » | Stm32f437xxCMSIS_Device » | Stm32f439xxCMSIS_Device » | Stm32f446xxCMSIS_Device » | Stm32f469xxCMSIS_Device » | Stm32f479xx

Macros

#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x2001C000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22380000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060U)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x2001C000U
 
#define SRAM3_BASE   0x20020000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22380000U
 
#define SRAM3_BB_BASE   0x22400000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800U)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84U)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060U)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x2001C000U
 
#define SRAM3_BASE   0x20020000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22380000U
 
#define SRAM3_BB_BASE   0x22400000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000U)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400U)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060U)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x2001C000U
 
#define SRAM3_BASE   0x20020000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22380000U
 
#define SRAM3_BB_BASE   0x22400000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800U)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84U)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000U)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400U)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060U)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x2001C000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define QSPI_R_BASE   0xA0001000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22380000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x0807FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define FMPI2C1_BASE   (APB1PERIPH_BASE + 0x6000U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00U)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004U)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x20028000U
 
#define SRAM3_BASE   0x20030000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define QSPI_R_BASE   0xA0001000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22500000U
 
#define SRAM3_BB_BASE   0x22600000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800U)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84U)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 
#define FLASH_BASE   0x08000000U
 
#define CCMDATARAM_BASE   0x10000000U
 
#define SRAM1_BASE   0x20000000U
 
#define SRAM2_BASE   0x20028000U
 
#define SRAM3_BASE   0x20030000U
 
#define PERIPH_BASE   0x40000000U
 
#define BKPSRAM_BASE   0x40024000U
 
#define FMC_R_BASE   0xA0000000U
 
#define QSPI_R_BASE   0xA0001000U
 
#define SRAM1_BB_BASE   0x22000000U
 
#define SRAM2_BB_BASE   0x22500000U
 
#define SRAM3_BB_BASE   0x22600000U
 
#define PERIPH_BB_BASE   0x42000000U
 
#define BKPSRAM_BB_BASE   0x42480000U
 
#define FLASH_END   0x081FFFFFU
 
#define CCMDATARAM_END   0x1000FFFFU
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000U)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000U)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000U)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400U)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800U)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00U)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000U)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400U)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800U)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00U)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000U)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800U)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00U)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000U)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400U)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800U)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00U)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000U)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400U)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800U)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00U)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000U)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400U)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800U)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00U)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400U)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800U)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000U)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800U)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000U)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400U)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000U)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400U)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000U)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100U)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200U)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300U)
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00U)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000U)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400U)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800U)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00U)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000U)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400U)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800U)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000U)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400U)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800U)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004U)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800U)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84U)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00U)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000U)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400U)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800U)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00U)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000U)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400U)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800U)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00U)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000U)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400U)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800U)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000U)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800U)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00U)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000U)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010U)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028U)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040U)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058U)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070U)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088U)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0U)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8U)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400U)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010U)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028U)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040U)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058U)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070U)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088U)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0U)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000U)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100U)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700U)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000U)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000U)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400U)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710U)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000U)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104U)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080U)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)
 
#define DBGMCU_BASE   0xE0042000U
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000U
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000U
 
#define USB_OTG_GLOBAL_BASE   0x000U
 
#define USB_OTG_DEVICE_BASE   0x800U
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900U
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00U
 
#define USB_OTG_EP_REG_SIZE   0x20U
 
#define USB_OTG_HOST_BASE   0x400U
 
#define USB_OTG_HOST_PORT_BASE   0x440U
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500U
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20U
 
#define USB_OTG_PCGCCTL_BASE   0xE00U
 
#define USB_OTG_FIFO_BASE   0x1000U
 
#define USB_OTG_FIFO_SIZE   0x1000U
 

Detailed Description

Macro Definition Documentation

◆ AHB2PERIPH_BASE [1/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [2/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [3/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [4/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [5/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [6/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ AHB2PERIPH_BASE [7/7]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000U)

APB1 peripherals

◆ BKPSRAM_BASE [1/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [2/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [3/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [4/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [5/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [6/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BASE [7/7]

#define BKPSRAM_BASE   0x40024000U

Backup SRAM(4 KB) base address in the alias region

◆ BKPSRAM_BB_BASE [1/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [2/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [3/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [4/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [5/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [6/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [7/7]

#define BKPSRAM_BB_BASE   0x42480000U

Backup SRAM(4 KB) base address in the bit-band region

◆ CCMDATARAM_BASE [1/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [2/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [3/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [4/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [5/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [6/6]

#define CCMDATARAM_BASE   0x10000000U

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_END [1/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ CCMDATARAM_END [2/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ CCMDATARAM_END [3/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ CCMDATARAM_END [4/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ CCMDATARAM_END [5/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ CCMDATARAM_END [6/6]

#define CCMDATARAM_END   0x1000FFFFU

CCM data RAM end address

◆ DAC_BASE

#define DAC_BASE   (APB1PERIPH_BASE + 0x7400U)

APB2 peripherals

◆ DBGMCU_BASE [1/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [2/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [3/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [4/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [5/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [6/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DBGMCU_BASE [7/7]

#define DBGMCU_BASE   0xE0042000U

USB registers base address

◆ DCMI_BASE

#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000U)

FMC Bankx registers base address

◆ DMA2_Stream7_BASE

#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8U)

AHB2 peripherals

◆ DMA2D_BASE [1/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DMA2D_BASE [2/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DMA2D_BASE [3/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DMA2D_BASE [4/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DMA2D_BASE [5/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DMA2D_BASE [6/6]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000U)

AHB2 peripherals

◆ DSI_BASE [1/2]

#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00U)

AHB1 peripherals

◆ DSI_BASE [2/2]

#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00U)

AHB1 peripherals

◆ FLASH_BASE [1/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 1 MB) base address in the alias region

◆ FLASH_BASE [2/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 2 MB) base address in the alias region

◆ FLASH_BASE [3/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 2 MB) base address in the alias region

◆ FLASH_BASE [4/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 2 MB) base address in the alias region

◆ FLASH_BASE [5/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 2 MB) base address in the alias region

◆ FLASH_BASE [6/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 1 MB) base address in the alias region

◆ FLASH_BASE [7/7]

#define FLASH_BASE   0x08000000U

FLASH(up to 1 MB) base address in the alias region

◆ FLASH_END [1/7]

#define FLASH_END   0x0807FFFFU

FLASH end address

◆ FLASH_END [2/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FLASH_END [3/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FLASH_END [4/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FLASH_END [5/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FLASH_END [6/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FLASH_END [7/7]

#define FLASH_END   0x081FFFFFU

FLASH end address

◆ FMC_Bank5_6_R_BASE [1/3]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [2/3]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [3/3]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140U)

Debug MCU registers base address

◆ FMC_R_BASE [1/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [2/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [3/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [4/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [5/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [6/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ FMC_R_BASE [7/7]

#define FMC_R_BASE   0xA0000000U

FMC registers base address

◆ LTDC_Layer2_BASE [1/2]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)

AHB1 peripherals

◆ LTDC_Layer2_BASE [2/2]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104U)

AHB1 peripherals

◆ PERIPH_BASE [1/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [2/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [3/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [4/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [5/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [6/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BASE [7/7]

#define PERIPH_BASE   0x40000000U

Peripheral base address in the alias region

◆ PERIPH_BB_BASE [1/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [2/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [3/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [4/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [5/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [6/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [7/7]

#define PERIPH_BB_BASE   0x42000000U

Peripheral base address in the bit-band region

◆ QSPI_R_BASE [1/3]

#define QSPI_R_BASE   0xA0001000U

QuadSPI registers base address

◆ QSPI_R_BASE [2/3]

#define QSPI_R_BASE   0xA0001000U

QuadSPI registers base address

◆ QSPI_R_BASE [3/3]

#define QSPI_R_BASE   0xA0001000U

QuadSPI registers base address

◆ RNG_BASE [1/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ RNG_BASE [2/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ RNG_BASE [3/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ RNG_BASE [4/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ RNG_BASE [5/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ RNG_BASE [6/6]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800U)

FMC Bankx registers base address

◆ SAI1_Block_B_BASE [1/2]

#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)

AHB1 peripherals

◆ SAI1_Block_B_BASE [2/2]

#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024U)

AHB1 peripherals

◆ SAI2_Block_B_BASE

#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024U)

AHB1 peripherals

◆ SRAM1_BASE [1/7]

#define SRAM1_BASE   0x20000000U

SRAM1(112 KB) base address in the alias region

◆ SRAM1_BASE [2/7]

#define SRAM1_BASE   0x20000000U

SRAM1(112 KB) base address in the alias region

◆ SRAM1_BASE [3/7]

#define SRAM1_BASE   0x20000000U

SRAM1(112 KB) base address in the alias region

◆ SRAM1_BASE [4/7]

#define SRAM1_BASE   0x20000000U

SRAM1(112 KB) base address in the alias region

◆ SRAM1_BASE [5/7]

#define SRAM1_BASE   0x20000000U

SRAM1(112 KB) base address in the alias region

◆ SRAM1_BASE [6/7]

#define SRAM1_BASE   0x20000000U

SRAM1(160 KB) base address in the alias region

◆ SRAM1_BASE [7/7]

#define SRAM1_BASE   0x20000000U

SRAM1(160 KB) base address in the alias region

◆ SRAM1_BB_BASE [1/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [2/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [3/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [4/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [5/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [6/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [7/7]

#define SRAM1_BB_BASE   0x22000000U

SRAM1(112 KB) base address in the bit-band region

◆ SRAM2_BASE [1/7]

#define SRAM2_BASE   0x2001C000U

SRAM2(16 KB) base address in the alias region

◆ SRAM2_BASE [2/7]

#define SRAM2_BASE   0x2001C000U

SRAM2(16 KB) base address in the alias region

◆ SRAM2_BASE [3/7]

#define SRAM2_BASE   0x2001C000U

SRAM2(16 KB) base address in the alias region

◆ SRAM2_BASE [4/7]

#define SRAM2_BASE   0x2001C000U

SRAM2(16 KB) base address in the alias region

◆ SRAM2_BASE [5/7]

#define SRAM2_BASE   0x2001C000U

SRAM2(16 KB) base address in the alias region

◆ SRAM2_BASE [6/7]

#define SRAM2_BASE   0x20028000U

SRAM2(32 KB) base address in the alias region

◆ SRAM2_BASE [7/7]

#define SRAM2_BASE   0x20028000U

SRAM2(32 KB) base address in the alias region

◆ SRAM2_BB_BASE [1/7]

#define SRAM2_BB_BASE   0x22380000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [2/7]

#define SRAM2_BB_BASE   0x22380000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [3/7]

#define SRAM2_BB_BASE   0x22380000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [4/7]

#define SRAM2_BB_BASE   0x22380000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [5/7]

#define SRAM2_BB_BASE   0x22380000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [6/7]

#define SRAM2_BB_BASE   0x22500000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [7/7]

#define SRAM2_BB_BASE   0x22500000U

SRAM2(16 KB) base address in the bit-band region

◆ SRAM3_BASE [1/5]

#define SRAM3_BASE   0x20020000U

SRAM3(64 KB) base address in the alias region

◆ SRAM3_BASE [2/5]

#define SRAM3_BASE   0x20020000U

SRAM3(64 KB) base address in the alias region

◆ SRAM3_BASE [3/5]

#define SRAM3_BASE   0x20020000U

SRAM3(64 KB) base address in the alias region

◆ SRAM3_BASE [4/5]

#define SRAM3_BASE   0x20030000U

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BASE [5/5]

#define SRAM3_BASE   0x20030000U

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BB_BASE [1/5]

#define SRAM3_BB_BASE   0x22400000U

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [2/5]

#define SRAM3_BB_BASE   0x22400000U

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [3/5]

#define SRAM3_BB_BASE   0x22400000U

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [4/5]

#define SRAM3_BB_BASE   0x22600000U

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [5/5]

#define SRAM3_BB_BASE   0x22600000U

SRAM3(64 KB) base address in the bit-band region

◆ SRAM_BB_BASE [1/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [2/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [3/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [4/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [5/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [6/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [7/7]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ UART8_BASE [1/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals

◆ UART8_BASE [2/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals

◆ UART8_BASE [3/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals

◆ UART8_BASE [4/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals

◆ UART8_BASE [5/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals

◆ UART8_BASE [6/6]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00U)

APB2 peripherals